Mã khóa học: VS-UVM
Thời lượng: 20 buổi
Coming soon
Giảng viên: Phạm Ngọc Lâm
Sinh viên năm 4, 5 ngành Điện, Điện tử, Công nghệ Thông tin,… hoặc các bạn có định hướng Thiết kế Vi mạch Số - Soft IP, đã hoàn thành khóa Kiểm Thử Cơ Bản VS-DV hoặc đã học các học phần tương đương ở trường Đại học
Sử dụng thư viện UVM để xây dựng môi trường kiểm thử
UVM Library
UVM Hierarchy
UVM Testbench Architecture
UVM Factory
UVM Phases
UVM Objections
UVM Resource Database
Advanced UVM Concepts
UVM Command Line Processor (CLP)
Transaction Level Modeling (TLM)
Register Layer Abstraction (RAL)
HUST Student
Giảng viên nhiệt tình và có chuyên môn cao. Các bài thực hành rất thực tế và phù hợp với học viên. Sau khóa học, tôi đã có thể tự tổng hợp được verilog để chạy routing verify thư viện STDCELL
HUST Student
Khóa học dễ học cho người mới,có nhiều bài tập thực hành. Tôi thu được khá nhiều kiến thức hay và bổ ích có thể áp dụng vào trong công việc thực tế như fix timing power function.
HUST Student
Em cảm thấy khóa học Thiết kế Standard Cell rất hữu ích vì nội dung bài giảng phục vụ nhiều cho công việc của em. Em đã biết cách optimize, share mos hợp lí khi layout, cân nhắc các sự đánh đổi,...
Verification Engineer
Khóa học đã giúp ích khá nhiều cho công việc hiện tại của em, em đã có thể ứng dụng 1 số kiến thức như phân tích, tối ưu, tổng hợp mạch; kiểm tra timing tính toán setup, hold của 1 mạch và set false path của 1 mạch
RTL Engineer
Tôi rất hài lòng với khóa học! Bài giảng chi tiết, dễ hiểu và người giảng truyền đạt tốt. Tôi đã biết viết verilog model cho thiết kế và có khả năng viết RTL và kiểm tra function cho những design đơn giản