Mã khóa học: VS-DV
Thời lượng: 16 buổi
Coming soon
Giảng viên: Phạm Ngọc Lâm
Sinh viên năm 4, 5 ngành Điện, Điện tử, Công nghệ Thông tin, ... đã nắm vững kiến thức Điện Tử Số, Kiến Trúc Máy Tính, VLSI, Ngôn ngữ mô tả phần cứng Verilog/SystemVerilog
Các bạn có định hướng Thiết kế Vi mạch Số - Soft IP, đã hoàn thành khóa Thiết kế RTL VS-RTL hoặc đã học các học phần tương đương ở trường Đại học
Trang bị kiến thức về cơ bản về Kiểm thử, xây dựng Testbech, lập kế hoạch Kiểm thử
Sử dụng ngôn ngữ mô tả phần cứng SystemVerilog để triển khai môi trường kiểm thử
Flow, Testbench, Verification Plan
SystemVerilog for Verification:
⬥ Data Type
⬥ Control Flow
⬥ Process, Communication
⬥ Interface
OOPs
Randomization, Constraints
Coverage
Assertion
Misc Construct
HUST Student
Giảng viên nhiệt tình và có chuyên môn cao. Các bài thực hành rất thực tế và phù hợp với học viên. Sau khóa học, tôi đã có thể tự tổng hợp được verilog để chạy routing verify thư viện STDCELL
HUST Student
Khóa học dễ học cho người mới,có nhiều bài tập thực hành. Tôi thu được khá nhiều kiến thức hay và bổ ích có thể áp dụng vào trong công việc thực tế như fix timing power function.
HUST Student
Em cảm thấy khóa học Thiết kế Standard Cell rất hữu ích vì nội dung bài giảng phục vụ nhiều cho công việc của em. Em đã biết cách optimize, share mos hợp lí khi layout, cân nhắc các sự đánh đổi,...
Verification Engineer
Khóa học đã giúp ích khá nhiều cho công việc hiện tại của em, em đã có thể ứng dụng 1 số kiến thức như phân tích, tối ưu, tổng hợp mạch; kiểm tra timing tính toán setup, hold của 1 mạch và set false path của 1 mạch
RTL Engineer
Tôi rất hài lòng với khóa học! Bài giảng chi tiết, dễ hiểu và người giảng truyền đạt tốt. Tôi đã biết viết verilog model cho thiết kế và có khả năng viết RTL và kiểm tra function cho những design đơn giản